臺(tái)積電3nm性能大縮水：僅比5nm好5%

臺(tái)積電當(dāng)前量產(chǎn)最先進(jìn)的工藝是5nm及改進(jìn)版的4nm，3nm工藝因?yàn)榉N種原因一直推遲，9月份就說量產(chǎn)了，又說年底量產(chǎn)，不過這個(gè)月就算量產(chǎn)，真正放量也要到明年了。

根據(jù)臺(tái)積電之前的消息，3nm節(jié)點(diǎn)上至少有5代衍生版工藝，分別是N3、N3P、N3S、N3X及N3E，其中N3工藝是最早量產(chǎn)的，但是這版工藝遭到客戶棄用，很大可能就放棄了，明年直接上N3E工藝。

對(duì)比N5工藝，N3功耗可降低約25-30％，性能可提升10-15％，晶體管密度提升約70％。

N3E在N3的基礎(chǔ)上提升性能、降低功耗、擴(kuò)大應(yīng)用范圍，對(duì)比N5同等性能和密度下功耗降低34％、同等功耗和密度下性能提升18％，或者可以將晶體管密度提升60％，密度上甚至更低了一些。

考慮到近年來摩爾定律一直在放緩，70%左右的密度提升看起來還不錯(cuò)，但這是臺(tái)積電公布的最好水平，指的是純邏輯芯片，SRAM緩存的密度就只有20%了，N3E還會(huì)更低。

然而20%的提升依然是理論上的美好，臺(tái)積電之前在IEDM會(huì)議上公布了更真實(shí)的數(shù)據(jù)，3nm工藝的SRAM緩存在晶體管密度上只比5nm高出5%，指標(biāo)大幅縮水。

盡管3nm工藝還有10-15%的性能或者25-30%的功耗改進(jìn)，但是這些指標(biāo)顯然也是非常理想的情況，實(shí)際提升也會(huì)跟密度一樣存在縮水。

但是3nm晶圓的代工價(jià)格上漲是實(shí)實(shí)在在的，傳聞是2萬美元一片，約合人民幣14萬元，比5nm工藝漲價(jià)至少25%以上。